浮点乘法Verilog FPGA
2016-08-23
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数字乘法器,作为现代计算机中必不可少的一部分,其设计工作越来越受到人们的重视。
本文采用硬件描述语言verilog HDL设计了一个基于补码一位乘法的浮点乘法器,设计功能完善,灵活性较好。
理论依据包括浮点运算和补码一位乘法运算。本文对开发环境,测试环境做了简要介绍,并对设计过程进行了
详细的描述分析,使用Modelsim软件的Simulator模块进行了功能仿真
verilog
乘法
浮点
VerilogFPGA
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