CMOS 全加法器设计使用 DPL 逻辑
2016-08-23
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我们目前与另类的内部逻辑结构和通晶体管逻辑样式,导致有降低的功耗-延时产品 (PDP) 设计的两个高速和低功耗全加器细胞。我们开展了反对其他全加法器报告为具有低的 PDP,速度、 功耗和面积的比较。全加法器 0.18 m,与 CMOS 工艺设计和测试使用综合试验台,允许电流取自全加器的投入,除了从电源提供的电流测量。布线后仿真结果表明拟议的全加法器优于参展只有 40%的相对面积的 80%,平均 PDP 优势及其同行。
拟议的系统:
在拟议的方法中,不产生信号内部控制输出多路复用器的选择。的输入的信号,表现出充分的电压摆幅和没有额外的延迟,相反,用来驱动多路复用器,减少整体的传播延迟。为输入的容性负载已减少,因为它仅连接到一些晶体管盖茨和一些排水渠或源的终端。
verilog
cmos
设计
使用
DPL
逻辑
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