设计高性能的 64 位 MAC 单元
2016-08-23
4 0 0
4.0 分
其他
如何获取积分?
一种高性能 64 位乘法器累加器 (MAC) 的设计是本文实现的。MAC 单元
执行中的重要操作
很多的数字信号处理 (DSP) 的应用程序。乘数被设计使用改性的华莱士乘数
和加法器通过进位保留加法器。
verilog
设计
高性能
mac
相关源码推荐
AXI主机从机功能模型
0
0
暂无评分
axi从机转fifo代码
0
0
暂无评分
基于ahb的DMA控制器
0
0
暂无评分
ldpc码的verilog实现
0
0
暂无评分
最小和译码
0
0
暂无评分
暂无评论