AXI协议的slave的verilog实现
2016-08-23
13 0 0
4.0 分
其他
如何获取积分?
AXI(Advanced eXtensible Interface)是一种总线协议,该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分,是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的,支持不对齐的数据传输,同时在突发传输中,只需要首地址,同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问,并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容,满足超高性能和复杂的
请点击左侧文件开始预览
!预览只提供20%的代码片段,完整代码需下载后查看
侵权举报
verilog
协议
slave
实现
AXI
相关源码推荐
AXI主机从机功能模型
0
0
暂无评分
axi从机转fifo代码
0
0
暂无评分
基于ahb的DMA控制器
0
0
暂无评分
ldpc码的verilog实现
0
0
暂无评分
最小和译码
0
0
暂无评分
暂无评论