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基于FPGA的viterbi译码

June_123
发布于2016-08-04 16:32:08
源码作者
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源码分类 Tags:
源码分类 所属分类:
viterbi,Verilog,FPGAVerilog AllAll

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代码介绍

上传文件是基于FPGA的viterbi译码,所用代码是Verilog。viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条,为8时路径变为128条。 (2<<(N-1))。所以viterbi译码一般应用在约束长度小于10的场合中。
先说编码(举例约束长度为7):编码器7个延迟器的状态(0,1)组成了整个编码器的64个状态。每个状态在编码器输入0或1时,会跳转到另一个之中。比如110100输入1时,变成101001(其实就是移位寄存器)。并且输出也是随之而改变的。
这样解码的过程就是逆过程。算法规定t时刻收到的数据都要进行64次比较,就是64个状态每条路有两条分支(因为输入0或1),同时,跳传到不同的两个状态中去,将两条相应的输出和实际接收到的输出比较,量度值大的抛弃(也就是比较结果相差大的),留下来的就叫做幸存路径,将幸存路径加上上一时刻幸存路径的量度然后保存,这样64条幸存路径就增加了一步。在译码结束的时候,从64条幸存路径中选出一条量度最小的,反推出这条幸存路径(叫做回溯),得出相应的译码输出。
Ʋ

源码文件列表

温馨提示: 点击源码文件名可预览文件内容哦 ^_^
...
名称 大小 修改日期
acsadd.v254.00 B12-07-08 20:19
acsCombine.v3.01 kB05-07-08 21:16
acsCompare.v957.00 B12-07-08 20:19
acsunit.v568.00 B12-07-08 17:00
distance.v2.62 kB12-07-08 17:01
dRam.v292.00 B05-07-08 21:16
smaller.v1.27 kB12-07-08 17:00
tb_trace.v324.00 B12-07-08 16:59
Viterbi.ise216.05 kB12-07-08 20:18
Viterbi.ise_ISE_Backup216.05 kB12-07-08 20:18
Viterbi.restore47.67 kB12-07-08 20:18
Viterbi.v90.87 kB12-07-08 20:25
Viterbi_summary.html2.24 kB12-07-08 20:17
__ISE_repository_Viterbi.ise_.lock157.00 B12-07-08 20:18
viterbi.v10.83 kB05-10-07 02:09
<_xmsgs>0.00 B12-07-08 20:16
<Viterbi>0.00 B12-07-08 20:18
<viterbi译码>0.00 B03-08-16 16:34
云测速

资源评论

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评论内容不能少于15个字,不要超出160个字。
lyl御马
2017-01-02

nice 过哦哦哦的666666666666666666

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基于FPGA的viterbi译码 (148.06 kB)

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^_^"呃 ...

Sorry!这位大神很神秘,未开通博客呢,请浏览一下其他的吧
好的