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CNN的Verilog实现

zouqingyun777
发布于2018-04-10 20:25:26
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verilogVerilog AllAll

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代码介绍

    This project is a FPGA based implementation of first Convolutional Layer of AlexNet. The accelerator is developed using Verilog.
Ʋ

源码文件列表

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名称 大小 修改日期
01.97 kB
.gitignore188.00 B2017-01-27 20:34
01.97 kB
01.97 kB
filters.xml66.00 B2017-01-27 20:34
mem_system.xml81.01 kB2017-01-27 20:34
mem_system_schematic.nlv30.25 kB2017-01-27 20:34
pcie_system.xml81.44 kB2017-01-27 20:34
<pcie_system_schematic.nlv>0.00 B2017-01-27 20:34
preferences.xml534.00 B2017-01-27 20:34
Clock_hw.tcl2.27 kB2017-01-27 20:34
DE5Net_Conv_Accelerator.SDC6.51 kB2017-01-27 20:34
DE5Net_Conv_Accelerator.dpf1.29 kB2017-01-27 20:34
DE5Net_Conv_Accelerator.htm35.90 kB2017-01-27 20:34
DE5Net_Conv_Accelerator.qpf121.00 B2017-01-27 20:34
DE5Net_Conv_Accelerator.qsf42.55 kB2017-01-27 20:34
DE5Net_Conv_Accelerator.sld586.00 B2017-01-27 20:34
DE5Net_Conv_Accelerator.v73.77 kB2017-01-27 20:34
DE5Net_Conv_Accelerator_assignment_defaults.qdf53.02 kB2017-01-27 20:34
avalon_bridge.v2.94 kB2017-01-27 20:34
avalon_bridge_hw.tcl8.69 kB2017-01-27 20:34
bit_width.vh341.00 B2017-01-27 20:34
cent_ctrl.v19.66 kB2017-01-27 20:34
cent_ctrl_hw.tcl14.59 kB2017-01-27 20:34
clock.v82.00 B2017-01-27 20:34
cnn_parameters.vh837.00 B2017-01-27 20:34
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conv_old.v14.56 kB2017-01-27 20:34
01.97 kB
DE5Net_Conv_Accelerator.db_info141.00 B2017-01-27 20:34
DE5Net_Conv_Accelerator.sld_design_entry.sci227.00 B2017-01-27 20:34
fifo_v2.qip428.00 B2017-01-27 20:34
fifo_v2.v6.36 kB2017-01-27 20:34
ifm_loader.v778.00 B2017-01-27 20:34
main_state_actions.v4.40 kB2017-01-27 20:34
main_state_machine.v3.26 kB2017-01-27 20:34
main_states.vh503.00 B2017-01-27 20:34
mem_init.mif4.28 MB2017-01-27 20:34
mem_system.qsys318.16 kB2017-01-27 20:34
mem_system.sopcinfo2.70 MB2017-01-27 20:34
mem_system_mem_if_ddr3_emif_0_p0_all_pins.txt5.80 kB2017-01-27 20:34
mem_system_mem_if_ddr3_emif_0_p0_summary.csv2.10 kB2017-01-27 20:34
memory_export.v883.00 B2017-01-27 20:34
memory_export2.v2.43 kB2017-01-27 20:34
memory_export2_hw.tcl8.01 kB2017-01-27 20:34
memory_export_hw.tcl5.57 kB2017-01-27 20:34
new_rtl_netlist200.70 kB2017-01-27 20:34
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ofm_wb.v13.25 kB2017-01-27 20:34
old_rtl_netlist288.49 kB2017-01-27 20:34
parameters.vh231.00 B2017-01-27 20:34
pcie_system.qsys42.27 kB2017-01-27 20:34
pcie_system.sopcinfo2.70 MB2017-01-27 20:34
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01.97 kB
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read_state_actions.v37.06 kB2017-01-27 20:34
read_states.vh293.00 B2017-01-27 20:34
rom_script.py1.15 kB2017-01-27 20:34
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weight_loader.v3.83 kB2017-01-27 20:34
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Using157.32 kB2017-01-27 20:34
01.97 kB
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.altera_dma.o.cmd40.63 kB2017-01-27 20:34
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01.97 kB
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README211.00 B2017-01-27 20:34
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altera_dma.ko30.63 kB2017-01-27 20:34
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built-in.o8.00 B2017-01-27 20:34
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.goutputstream-MHRGMY11.54 kB2017-01-27 20:34
user17.66 kB2017-01-27 20:34
user.c19.25 kB2017-01-27 20:34
云测速

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fzjdng
2018-04-22

谢谢楼主,帮了大忙了,我们非常需要这一个代码作为参考

  • 1
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  • 共1页

CNN的Verilog实现 (2.30 MB)

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^_^"呃 ...

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