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分频及姓名输出

misstea
发布于2018-05-15 21:59:45
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VerilogVerilog AllAll

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代码介绍

对 50 MH z时钟 资源 进行分频, 输出128 KHz时钟信号,将姓名 的 ASCII 码存在数组 中, 并 128 KH z输出每时钟分频原理如下:分频因子为194H,计数器从0计数,clk上升沿有效,当计数器累加到194H时,此时已经完成了clk128周期的一半,此时使clk128翻转,之后分频因子清零,1/2个周期结束,计数器重新开始计数直到下一次翻转。
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源码文件列表

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...
名称 大小 修改日期
EDA??-?.txt1.71 kB2017-11-27 13:30
eda.docx230.70 kB2017-11-27 22:26
ise.txt1.26 kB2017-11-27 20:37
01.97 kB
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^_^"呃 ...

Sorry!这位大神很神秘,未开通博客呢,请浏览一下其他的吧
好的