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USB slave fifo固件程序

2015-03-19 03:33    来自:aha213      浏览次数:29      下载次数:0

USB  slave fifo固件程序...

汇编语言 ASM

uartfifo使用fifo进行uart通信

2015-07-21 01:46    来自:mxsqq      浏览次数:17      下载次数:0

使用verilog HDL语言进行编写,通过fifo缓存,使用uart串口,与上位机进行通信。在本示例中,FPGA向上位机发送的数据每次加一,并在串口调试助手中显示,可以观察相关现象。...

Verilog Verilog

先进先出fifo协议仿真

2015-06-02 09:18    来自:sunleigang      浏览次数:8      下载次数:0

该模型包含三个模块。"根"模块生成的工作,并将它们发送到"先进先出"的模块,这是一个单服务器队列。作业将存储在队列中 (cQueue 对象) 直到他们服务 — — 此队列,能够发现并视察了"先进先出"模块...

算法 C++

跨时钟域的异步fifo设计

2015-07-22 21:59    来自:whsun      浏览次数:60      下载次数:0

跨时钟域的异步fifo设计设计一个fifo是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计fifo——这是一个看似简单却很复杂的任务。  一开始,要注意,fifo通常用于时钟域的过渡,是双时钟设计。换句话说,设...

Verilog Verilog

FPGA_UART_fifo

2015-07-20 21:45    来自:shimmy_lee      浏览次数:22      下载次数:1

fpga与pc的串口通信,使用fifo作为数据缓存。数据从串口读入,存入读取缓存rdfifo里面,然后由控制模块控制,将数据存入写出缓存wrfifo中,串口TX口向WRfifo发出读取数据的请求,读取数据。...

Verilog Verilog

同步 fifo (先进先出)

2015-06-07 12:36    来自:nkadian1234      浏览次数:2      下载次数:0

fifo 是缓冲区的一种特殊类型。名称 fifo 站第一的先进先出和入缓冲区中,第一次写入的数据第一次出来它的手段。每个内存的数据字所写的第一次也出来第一次当读取内存是先进先出。先进先出的三个种类:移位寄存器 — —...

Verilog Verilog

I2C slave设计代码

2015-07-16 21:16    来自:peng@sifo      浏览次数:6      下载次数:0

I2C slave功能模块的一种实现方式,简单易根据自己实际需求做修改,已经过FPGA验证可以很好的工作...

Verilog Verilog

自定义IP-fifo

2014-04-30 03:57    来自:李金龙      浏览次数:5      下载次数:0

该程序模块详细介绍了自定义缓存模块fifo的设计过程,正在学习自定义FIFO模块并挂载在avalon总线上用作缓存的读者可参考该程序。...

嵌入式系统 Verilog

Cypress CY7C68013 USB上位机程序参考设计

2015-08-03 03:45    来自:yhzhangstrive      浏览次数:70      下载次数:1

TUsb_read.rar - 用VC开发的实现CY7C68013USB读取的界面,非常简单!欢迎下载。谢谢大家的支持。...

界面开发 C++

cy68013 数据采集源代码

2015-06-14 22:51    来自:jone      浏览次数:37      下载次数:1

cy68013 数据采集,开发工具是VS2010,利用MFC面向对象使用双线程采集数据绘图! 上位机通讯API是根据光放的CYAPI写的,很有参考价值,所有的fucntion都是手码的,多多支持!...

视频处理 C++
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