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二维Rayleigh-Bénard热对流系统数值模拟

2014-11-19 14:56    来自:jianghehai      浏览次数:41      下载次数:0

采用SIMPLE算法编写的二维Rayleigh-Bénard热对流系统数值模拟程序,对流项采用迎风格式,粘性项采用隐式中 心差分格式,所得的结果与文献中符合较好。...

Matlab Matlab

瑞利信道建模 (Modelisation canal de Rayleigh)

2014-11-23 01:33    来自:jamali973      浏览次数:149      下载次数:0

MIMO 瑞利信道 无线电信道 无线电信道建模 使用此代码中,您将看到图的一些信号的无线电通信中,例如如果我们有一个方案的移动终端与通信基站。在基站的接收的信号是波的由于流动性移动终端...

Matlab Matlab

Hybirdsat求解器smt

2014-11-19 20:35    来自:rdfihc      浏览次数:9      下载次数:0

开源的的smt求解器,用于求解约束集的可满足性,能够支持位向量的求解,速度还算不错。...

算法 C

m2e + maven web 演示

2014-11-19 11:38    来自:smileclound      浏览次数:17      下载次数:0

1.首先修改pom.xml文件,添加servlet依赖 <project xmlns="http://maven.apache.org/POM/4.0.0" xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance" xsi:schemaLocation="http://maven.apache.org/POM/4.0.0 http://maven.apache.org/maven-v4_0_0.xsd"> <modelversion>4.0.0...

Java开发 Java

AXI协议的slaveverilog实现

2014-11-25 00:57    来自:kissgodbye      浏览次数:37      下载次数:0

AXI(Advanced eXtensible Interface)是一种总线协议,该协议是ARM公司提出的AMBA(Advanced Microcontroller BUs ArchitectUre)3.0协议中最重要的部分,是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的,支持不...

Verilog Verilog

视频运动补偿预测块的 verilog代码

4小时前    来自:thuanbk2010      浏览次数:32      下载次数:0

这是一个关于 VLSI 设计项目。主题是压缩的视频中的运动补偿预测块设计。项目包括 RTL 代码,代码验证平台。 项目使用软件的新思科技,例如: 设计编译器 (合成)、 IC 编译器 (布局).........

Verilog Verilog

verilog 的展位乘数

2014-11-24 00:38    来自:GOKUL      浏览次数:44      下载次数:0

我们要提出新的 SRAM bitcell 以较少的功率消耗,读稳定性、 面积小于现有的施密特触发器基于 SRAM 和其他现有的设计,通过新的设计相结合的虚拟接地与读取错误减少逻辑。 可调滞回 CMOS 施密特触发器 磁滞 CMOS...

Verilog Verilog

java使用JNative调用dll

2014-11-19 20:27    来自:tsx三点水      浏览次数:19      下载次数:0

读取身份证信息 //以下为主要API函数     int CVR_InitComm(int Port)                               初始化...

Java开发 Java

verilog for lsfr over bist

1小时前    来自:GOKUL      浏览次数:24      下载次数:1

当设计的记忆与大的部分,其中包括电容对位线。两位线用于执行读和写操作,由于放电电容在写操作中的操作。7T sram 存储单元减少了活性因子的排位线对执行写操作。7T sram 存储单元减少了活性因子的排位线对执行写操作。...

Verilog Verilog

verilog代码 cordic 核心

19分钟前    来自:thuanbk2010      浏览次数:56      下载次数:2

Cordic 核心的100%行为实现。其核心是通过高度可配置的定义。验证平台是包括在内的。请参阅详细信息包括的手册...

Verilog Verilog

veriolg HDL的D触发器

2014-11-24 05:30    来自:小谭      浏览次数:25      下载次数:0

D触发器程序,适合初学者使用和学习,verilog hdl语言的,使用Xillinx公司的芯片。...

Verilog Verilog

vedic 乘法器的 verilog 代码

2014-11-25 09:25    来自:duck      浏览次数:40      下载次数:1

这是古代vedic数学家设计的8 x 8 vedic乘法器的源代码旨。全加操作使用了全加法器。...

Verilog Verilog

全加器verilog

3小时前    来自:arishsu      浏览次数:127      下载次数:0

一种简单的 verilog 代码为 fUll_adder 的。它是在模拟器和 xilinx spartan3E fpga 板测试。...

Verilog Verilog

8 位加法器 verilog

1小时前    来自:eddieee      浏览次数:230      下载次数:2

嘿,这里是 ise 格式代码为 xilinx 软件 verilog 的 8 位固定点编码使用此编码与测试工作台为例...

Verilog Verilog

xilinx fpga的VGA彩条显示verilog代码

1小时前    来自:xinliu      浏览次数:254      下载次数:1

verilog实现FPGA的VGA塞瑟条纹显示代码,测试完全正确,可以成功的实现功能。...

Verilog Verilog

Uart verilog代码

2小时前    来自:my_lover      浏览次数:61      下载次数:0

包括Uart收发及波特率选择的底层文件,使用任何FPGA,经过验证的verilog代码。...

驱动 Verilog

使用FPGA SPARTAN-3E 的ledbanner verilog代码

2小时前    来自:ren      浏览次数:84      下载次数:1

verilog 代码中使用 FPGA 斯巴达 3E Ledbanner 显示 0-9 中 2 七段显示器。 它会从左去附和胜利或反之亦然。和当按重置按钮时将重置功能。...

Verilog Verilog

2 X 2 位veDIC乘法器的设计

2014-11-23 17:23    来自:duck      浏览次数:12      下载次数:0

在这个项目中古代veDIC数学用于乘法运算。主要应用于数字信号处理器的乘数的加密算法。URTHVA TRIYAGBHYAM 佛经用来执行。UT 据说是纵向和横向的乘法。...

Verilog Verilog

flash_controller_verilog_code

3小时前    来自:courageheart      浏览次数:225      下载次数:5

附件为三星K9系列flash控制器的verilog代码,已经编译ok且在FPGA开发板上验证通过了,验证环境为qUartUsii和modelsim联合平台上。关于K9系列flash的datasheet,网友们可以自己到网站上去找。此项目的flash大小为1024*32。...

Verilog Verilog

verilog 写的SPI flash 模型

37分钟前    来自:futurehome      浏览次数:135      下载次数:2

ST公司的M25Pxx SPI flash memory的verilog仿真模型,该模型准确地描述了SPI flash memory的行为,包括读,写,擦除等操作,可以用来挂在带有SPI接口的soc外部,方便验证SPI接口。...

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