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瑞利信道建模 (Modelisation canal de Rayleigh)

MIMO 瑞利信道 无线电信道 无线电信道建模 使用此代码中,您将看到图的一些信号的无线电通信中,例如如果我们有一个方案的移动终端与通信基站。在基站的接收的信号是波的由于流动性移动终端...
  Matlab        Matlab     

Hybirdsat求解器smt

开源的的smt求解器,用于求解约束集的可满足性,能够支持位向量的求解,速度还算不错。...
  算法        C     

视频运动补偿预测块的 verilog代码

这是一个关于 VLSI 设计项目。主题是压缩的视频中的运动补偿预测块设计。项目包括 RTL 代码,代码验证平台。 项目使用软件的新思科技,例如: 设计编译器 (合成)、 IC 编译器 (布局).........
  Verilog      Verilog     

java使用JNative调用dll

读取身份证信息 //以下为主要API函数     int CVR_InitComm(int Port)                               初始化...
  Java开发        Java     

verilog 的展位乘数

我们要提出新的 SRAM bitcell 以较少的功率消耗,读稳定性、 面积小于现有的施密特触发器基于 SRAM 和其他现有的设计,通过新的设计相结合的虚拟接地与读取错误减少逻辑。 可调滞回 CMOS 施密特触发器 磁滞 CMOS...
  Verilog      Verilog     

verilog for lsfr over bist

当设计的记忆与大的部分,其中包括电容对位线。两位线用于执行读和写操作,由于放电电容在写操作中的操作。7T sram 存储单元减少了活性因子的排位线对执行写操作。7T sram 存储单元减少了活性因子的排位线对执行写操作。...
  Verilog      Verilog     

verilog代码 cordic 核心

Cordic 核心的100%行为实现。其核心是通过高度可配置的定义。验证平台是包括在内的。请参阅详细信息包括的手册...
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vedic 乘法器的 verilog 代码

这是古代vedic数学家设计的8 x 8 vedic乘法器的源代码旨。全加操作使用了全加法器。...
  Verilog      Verilog     

全加器verilog

一种简单的 verilog 代码为 fUll_adder 的。它是在模拟器和 xilinx spartan3E fpga 板测试。...
  Verilog      Verilog     

veriolg HDL的D触发器

D触发器程序,适合初学者使用和学习,verilog hdl语言的,使用Xillinx公司的芯片。...
  Verilog      Verilog     

8 位加法器 verilog

嘿,这里是 ise 格式代码为 xilinx 软件 verilog 的 8 位固定点编码使用此编码与测试工作台为例...
  Verilog      Verilog     

使用FPGA SPARTAN-3E 的ledbanner verilog代码

verilog 代码中使用 FPGA 斯巴达 3E Ledbanner 显示 0-9 中 2 七段显示器。 它会从左去附和胜利或反之亦然。和当按重置按钮时将重置功能。...
  Verilog      Verilog     

2 X 2 位veDIC乘法器的设计

在这个项目中古代veDIC数学用于乘法运算。主要应用于数字信号处理器的乘数的加密算法。URTHVA TRIYAGBHYAM 佛经用来执行。UT 据说是纵向和横向的乘法。...
  Verilog      Verilog     

verilog 写的SPI flash 模型

ST公司的M25Pxx SPI flash memory的verilog仿真模型,该模型准确地描述了SPI flash memory的行为,包括读,写,擦除等操作,可以用来挂在带有SPI接口的soc外部,方便验证SPI接口。...
  Verilog      Verilog     

verilog Booth 型乘法器

此文件描述的 verilog booth 型乘法器的代码。源代码是模拟和验证效果会更好...
  Verilog      Verilog     

cordic 的verilog 代码

这是一个关于 VLSI 设计项目。主题是设计用于CORDIC (为 CO纵坐标 R引文 DIgital C电脑),也被称为逐位方法和 Volder 的算法。项目包括 RTL 代码,代码验证平台。 项目使用软件的新思科技,例如: 设计编译器 (合成)、 IC 编...
  Verilog      Verilog     

蓝牙接收数据,绘制波形

关于画图类的几点说明      * SUrfaceView 是View的继承类,这个视图里      * 内嵌了一个专门用于绘制的SUrface。可以控制这个SUrface的格式和尺寸。     &n...
  Java开发        Java     

作为 das 爸爸 dsfka ; 1das dsad sjh ds sdjklxchvxcraeaksdna 已有 djas jbdsabf

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  驱动        Borland C++ Builder     

rsa 执行导入 java.math。

rsa 包 ; 导入你 ; 导入 java.secUrity.SecUreRandom ; 公共类 Rsa { 私人最终的静态 BigInteger 之一 = 新 BigInteger("1") ; 私人最终静态 SecUreRandom 随机 = 新 SecUreRandom() ; 私人 BigInteger privateKey ; 私人 BigInteger 公钥 ; 私...
  Java开发        Java     

verilog jpeg

这一核心将作为输入的红色、 绿色和蓝色的像素值,像从一个 tiff 图像文件,并创建 JPEG 编码比特流有必要建立一个 jpeg 图像。核心是泛型,经常可以针对性的 verilog 代码中写入任何 FPGA。核心不依赖于任何专有的 IP 核,而是...
  Verilog      Verilog     

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