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TA的源代码 (2)
基于FPGA的viterbi译码
4.0分
上传文件是基于FPGA的viterbi译码，所用代码是Verilog。viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条，为8时路径变为128条。(2<<(N-1))。所以viterbi译码一般应用在约束长度小于10的场合中。
先说编码（举例约束长度为7）：编码器7个延迟器的状态（0，1）组成了整个编码器的64个状态。每个状态在编码器输入0或1时，会跳转到另一个之中。比如110100输入1时，变成101001（其实就是移位寄存器）。并且输出也是随之而改变的。
这样解码的过程就是逆过程。算法规定t时刻收到的数据都要进行64次比较，就是64个状态每条路有两条分支（因为输入0或1），同时，跳传到不同的两个状态中去，将两条相应的输出和实际接收到的输出比较，量度值大的抛弃（也就是比较结果相差大的），留下来的就叫做幸存路径，将幸存路径加上上一时刻幸存路径的量度然后保存，这样64条幸存路径就增加了一步。在译码结束的时候，从64条幸存路径中选出一条量度最小的，反推出这条幸存路径（叫做回溯），得出相应的译码输出。
June_123 9 0
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基于FPGA的卷积编码译码viterbi工程
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卷积码将k个信息比特编成n个比特，但k和n通常很小，特别适合以串行形式进行传输，时延小。
维特比译码是根据接收序列在码的格图上找出一条与接收序列距离（或其他量度）为最小的一种算法。它和运筹学中求最短路径的算法相类似。算法所保留的路径与接收序列之间的似然概率为最大，所以又称为最大似然译码。
June_123 0 0
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没有更多了~