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TA的源代码 (2)
verilog实现二维卷积设计
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利用Verilog实现了二维卷积的操作，输入特征图尺寸为7x7，卷积核尺寸为5x5，分别使用了折叠、脉动阵列行固定、脉动阵列权重保持三种硬件实现设计方法来完成二维卷积的设计。
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python实现简易spice仿真器
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利用python实现了一个简易的spice仿真器，支持电阻、电容、电感、电压源、电流源等线性元件和二极管、MOSFET非线性元件的解析和仿真，支持.op、.dc、.ac、.tran仿真命令。
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